Q. SK하이닉스 설계 현직자 분들께 질문이 있습니다.

답변 4

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  행복이뭐길래SK하이닉스

  코차장 ∙ 채택률 57% ∙

  회사

  일치

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  안녕하세요 1. 디지털 로직 회로설계 비율을 직무 인원수로 생각하면 20%정도는 되는 것 같습니다. 2. 가장 큰 문제점은 스펙 맞추는 것이지요. 속도를 올라가고 크기는 작아져야하는 것이 메모리의 숙명입니다.

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  회로설계 멘토 삼코치삼성전자

  코부사장 ∙ 채택률 81%

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  안녕하세요, 회로설계 멘토 삼코치 입니다:) 질문자분의 질문은 실제 SK하이닉스 회로설계 직무를 준비하는 분들이 많이 궁금해하는 내용입니다. 다만 내부 인력 비율이나 채용 인원 비중은 회사에서 공개하지 않는 정보이기 때문에 정확한 수치를 말씀드리기는 어렵습니다. 대신 현재 메모리 반도체 설계 조직이 어떻게 구성되어 있고, 현업에서 실제 어떤 업무를 하는지를 기준으로 설명드리겠습니다. 1번 질문부터 말씀드리겠습니다. 많은 분들이 "메모리는 Controller 빼면 거의 Analog 아닌가?"라고 생각하시는데 실제로는 그렇지 않습니다. DRAM이나 NAND Flash 하나를 생각해보면 칩 내부에는 크게 - Memory Cell Array - Row/Column Decoder - Address Path - Sense Amplifier - I/O Interface - DLL/PLL - Timing Control - Repair Logic - BIST(Built-In Self Test) - ECC - Redundancy - Power Management - Peripheral Logic 등이 존재합니다. 이 중 Cell이나 Sense Amplifier, Reference Generator, Charge Pump, DLL 일부는 아날로그 또는 Mixed Signal 영역이고, Address Decoder, Timing Generator, State Machine, Command Decode, ECC, BIST, Repair Logic, Fuse Logic, Peripheral Control은 상당 부분 디지털 회로입니다. 즉 Controller만 디지털인 것은 아닙니다. 오히려 메모리 내부에도 수많은 FSM(Finite State Machine), Timing Logic, Clock Gating, Control Logic이 존재합니다. 예를 들어 DRAM Read 동작 하나만 보더라도 Command 입력 → Address Decode → Word Line Enable → Sense Amplifier Timing → Column Select → Output Buffer Enable 이 모든 순서를 제어하는 것이 디지털 제어회로입니다. 실제로 메모리가 고속화될수록 Timing Control Logic은 더욱 복잡해지고, DDR5나 HBM 같은 제품에서는 디지털 Logic의 비중이 계속 증가하고 있습니다. 다만 설계 조직 기준으로 보면 일반적인 SoC 회사와는 성격이 조금 다릅니다. 예를 들어 모바일 AP 회사에서는 Digital Logic Designer RTL Verification DFT Physical Design 등이 대부분을 차지합니다. 반면 SK하이닉스 메모리 설계에서는 - Memory Core 설계 - Peripheral Circuit 설계 - Sense Amplifier - IO Interface - PLL/DLL - Power Circuit - Analog/Mixed Signal - Digital Control Logic 이 모두가 회로설계 조직 안에 존재합니다. 따라서 체감상으로는 일반 SoC 회사보다 Analog/Mixed 비중이 높은 것은 맞지만, 디지털 회로설계 역시 상당히 큰 영역을 차지합니다. 공채 인원 비율 역시 프로젝트 상황과 제품군(HBM, DRAM, NAND, CIS 등)에 따라 계속 달라지므로 "몇 대 몇"으로 이야기할 수 있는 공개된 자료는 없습니다. 2번 질문은 현업에서 가장 많이 부딪히는 문제에 대해 말씀드리겠습니다. 디지털 설계에서는 생각보다 RTL 문법보다 Timing 문제가 훨씬 많이 발생합니다. 학교에서는 Verilog만 잘 작성하면 끝나는 것처럼 배우지만 실제 제품에서는 RTL 작성 → Synthesis → STA → PVT Corner → ECO → Sign-off 까지 모두 통과해야 합니다. 가장 흔한 문제는 Timing Violation입니다. 예를 들어 Memory Read Timing을 제어하는 FSM이 있다고 가정하겠습니다. Simulation에서는 정상 동작합니다. 그런데 Synthesis 후 STA를 돌려보니 Setup Time Violation 이 발생합니다. 원인을 보면 Logic Depth가 깊어져 Clock 한 주기 안에 계산이 끝나지 않는 것입니다. 이때는 Pipeline 추가 Logic 최적화 Register 위치 변경 Fanout 감소 Clock 구조 변경 등으로 해결합니다. 실무에서는 RTL보다 Timing Report를 보는 시간이 더 많은 프로젝트도 있습니다. 또 하나 자주 발생하는 것이 CDC(Clock Domain Crossing) 문제입니다. 예를 들어 Memory Core Clock Interface Clock Test Clock 이 서로 다르면 Synchronizer 없이 신호를 넘길 경우 Metastability가 발생합니다. Simulation에서는 거의 안 보이지만 실제 칩에서는 아주 낮은 확률로 오동작합니다. 그래서 CDC Tool로 모두 검사하고 2-FF Synchronizer Handshake Async FIFO 등을 사용하여 해결합니다. 아날로그 설계에서는 조금 다른 문제가 발생합니다. 가장 흔한 것은 PVT(Process, Voltage, Temperature) Variation입니다. 예를 들어 Sense Amplifier를 설계했다고 하겠습니다. TT Corner에서는 Read Time = 4ns 가 나왔습니다. 그런데 SS Corner Low Voltage High Temperature 조건에서는 Read Time = 6ns 로 증가합니다. Memory Spec이 5ns라면 Fail입니다. 이때는 Transistor Size 변경 Bias Current 증가 Reference Level 수정 Layout Matching 개선 등을 반복하면서 모든 Corner를 만족시켜야 합니다. 실제로 회로를 수정하는 시간보다 Corner Simulation을 돌리는 시간이 더 길어지는 경우도 흔합니다. 또 하나 많이 발생하는 것이 Layout 이후 성능 저하입니다. Pre-layout에서는 Gain이 충분했는데 Post-layout Simulation에서는 Bandwidth 감소 Offset 증가 Noise 증가 Delay 증가 가 나타나는 경우입니다. 원인은 대부분 Parasitic RC Metal Resistance Capacitance Layout Mismatch 때문입니다. 그래서 Layout Engineer와 함께 Routing 변경 Shield 추가 Matching 개선 Dummy Pattern 삽입 Symmetric Layout 등을 반복합니다. 실제로 아날로그 설계에서는 회로도보다 Layout이 성능을 결정하는 경우도 적지 않습니다. 질문자분께서 현업 예시를 요청하셨으므로 실제 디버깅 상황 하나를 예로 들어보겠습니다. 예를 들어 DRAM의 Read Margin이 특정 온도에서만 감소한다고 가정하겠습니다. 처음에는 Sense Amplifier를 의심합니다. Corner Simulation을 돌려보니 이상이 없습니다. 그러면 다음으로 Timing Generator를 확인합니다. Read Enable Timing이 늦어지는 것을 발견합니다. Timing Generator를 수정해도 해결되지 않습니다. 다시 Layout을 확인해보니 Enable Signal Routing 길이가 예상보다 길어 RC Delay가 증가한 것이 원인이었습니다. Routing을 수정하고 Post-layout Simulation을 다시 수행하니 Read Margin이 회복됩니다. 이처럼 실제 현업에서는 회로 하나만 보는 것이 아니라 회로 → Timing → Layout → PVT → Parasitic → Verification 을 계속 반복하면서 원인을 좁혀가는 과정이 대부분의 업무입니다. 취업 면접에서도 이러한 관점을 알고 있으면 좋은 평가를 받을 가능성이 높습니다. 예를 들어 "디지털 설계에서 가장 중요한 것은 Verilog를 잘 작성하는 것입니다."라고 답하는 것보다, "RTL은 시작일 뿐이며 실제 제품에서는 Setup/Hold Time, PVT Variation, CDC, STA를 통과해야 양산 가능한 회로가 됩니다."라고 설명하면 실무를 이해하고 있다는 인상을 줄 수 있습니다. 아날로그 역시 "증폭기를 설계했습니다."보다 "Pre-layout과 Post-layout 결과 차이를 분석했고, 기생 성분으로 인한 Bandwidth 저하를 Layout 수정으로 개선했습니다."와 같이 설계-검증-디버깅의 흐름을 설명하는 것이 훨씬 설득력이 있습니다. 더 자세한 도움이 필요하시다면 아래 링크 확인해주세요 :) https://linktr.ee/circuit_mentor

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• P

  PRO액티브현대트랜시스

  코전무 ∙ 채택률 100%

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  메모리 반도체만 놓고 보면 많은 분들이 "메모리는 셀 설계가 핵심이니 아날로그 비중이 압도적일 것"이라고 생각하지만 실제 개발 조직은 생각보다 디지털 설계 인력이 많이 필요합니다. 먼저 첫 번째 질문에 대해 말씀드리면, DRAM이나 NAND 내부에는 Controller뿐만 아니라 Command Decoder, Address Logic, ECC, BIST, Repair Logic, Test Logic, Power Management Control Logic, Interface Logic 등 상당히 많은 디지털 블록이 존재합니다. 특히 최근 HBM이나 SSD용 NAND는 데이터 처리량이 커지면서 디지털 로직 규모가 계속 증가하고 있습니다. 따라서 메모리 회사의 회로설계 조직에서도 디지털 설계 인력 비중이 결코 적지 않습니다. 다만 회사마다 다르지만 회로설계 조직 전체를 기준으로 보면 디지털 설계가 절반 이상을 차지하는 경우도 있고, 셀 설계 및 센스앰프, PLL, DLL, IO 회로 등을 담당하는 아날로그 및 Mixed Signal 인력도 상당한 규모를 유지합니다. 공채 채용 비율은 공개되지 않지만 최근에는 RTL 설계, 검증, 아키텍처 분야 채용 수요가 꾸준히 높은 편입니다. 두 번째 질문인 현업에서 가장 많이 마주치는 문제는 디지털과 아날로그가 꽤 다릅니다. 디지털 설계에서는 기능은 맞는데 Timing Closure가 안 되는 경우가 매우 흔합니다. RTL 시뮬레이션에서는 정상 동작하는데 실제 합성 후 Setup Violation이나 Hold Violation이 발생하는 경우가 대표적입니다. 이때는 파이프라인 추가, 로직 최적화, 클럭 구조 변경 등을 통해 해결합니다. 예를 들어 ECC 엔진을 설계했는데 목표 주파수에서 Timing Violation이 발생하면 조합논리 단계를 줄이고 레지스터를 추가하여 여러 사이클에 나누어 처리하는 방식으로 해결하는 경우가 많습니다. 반면 아날로그 설계에서는 PVT Variation 문제가 매우 빈번합니다. 공정 변화, 전압 변화, 온도 변화에 따라 성능이 달라지는 문제입니다. 예를 들어 Sense Amplifier가 특정 온도에서는 정상 동작하지만 저전압 조건에서 읽기 실패가 발생할 수 있습니다. 이 경우 트랜지스터 사이징 수정, 바이어스 조정, 마진 확보 등을 반복하며 개선합니다. Mixed Signal에서는 디지털 스위칭 노이즈가 아날로그 회로에 영향을 주는 문제가 자주 발생합니다. PLL이나 DLL 근처에서 노이즈 때문에 지터가 증가하는 경우가 대표적입니다. 이를 해결하기 위해 전원망 분리, 레이아웃 수정, 디커플링 캐패시터 추가 등을 수행합니다. 실제 현업에서는 새로운 회로를 설계하는 시간보다 시뮬레이션 결과를 분석하고 예상하지 못한 문제를 디버깅하는 시간이 훨씬 길다고 생각하시면 됩니다. 그래서 디지털은 RTL과 Timing 분석 능력, 아날로그는 소자 특성과 PVT 분석 능력이 가장 중요한 역량으로 평가받는 경우가 많습니다.

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  취뽀도우미입니다대구교통공사

  코차장 ∙ 채택률 88%

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  연세대학교 전기전자공학과에서 회로설계 직무를 깊이 고민하고 계신 점이 훌륭하네요. 질문하신 내용들이 실제 취업 준비생들이 가장 많이 오해하거나 궁금해하는 핵심적인 부분들입니다. ​1. 디지털 회로설계의 비율 및 공채 채용 비중 ​"메모리에는 컨트롤러 말고는 디지털이 없을 것이다"라는 것은 대표적인 오해입니다. 과거에는 메모리 반도체가 아날로그(Cell, Core) 위주였던 것이 맞지만, 현재는 디지털 설계의 비중이 비약적으로 커졌습니다. ​메모리 내부의 디지털 영역 (Peripheral Circuits): 메모리 셀 자체나 센스 앰프(Sense Amplifier) 등은 아날로그/Mixed-Signal 영역이지만, 이를 제어하는 주변부 회로(Peripheral)는 대부분 디지털입니다. Command Decoder, Address Decoder, Read/Write 제어 로직, 내부 타이밍 제어 로직, 그리고 수율 향상을 위한 BIST(Built-In Self Test)나 ECC(Error Correction Code) 로직은 모두 순수 디지털 RTL 설계로 이루어집니다. ​고대역폭 메모리(HBM)와 CXL의 부상: 최근 SK하이닉스의 핵심 경쟁력인 HBM은 맨 아래에 'Base Die(Logic Die)'가 들어갑니다. 이 Base Die는 TSV를 제어하고 외부와 통신하는 엄청난 규모의 디지털 로직 블록입니다. 또한, 차세대 메모리 인터페이스인 CXL 역시 방대한 디지털 컨트롤러 로직을 요구합니다. ​SoC (NAND Controller): 질문자님께서 언급하신 대로 NAND Flash를 제어하는 eMMC, UFS, SSD 컨트롤러 조직이 따로 있으며, 이 부서는 팹리스(Fabless) 시스템 반도체 회사와 동일하게 100% 디지털 프론트엔드/백엔드 설계를 수행합니다. ​실제 채용 비율 예측: 정확한 TO는 매년 부서 상황에 따라 다르지만, 아날로그/Mixed(DRAM/NAND Core 설계)와 디지털(Peripheral, SoC, HBM Logic 등)의 채용 비율은 점차 비슷해지거나 디지털의 수요가 급증하는 추세입니다. 특히 디지털 검증(Verification) 인력에 대한 수요도 매우 높으므로, 디지털 설계로 지원하셔도 채용 규모 면에서 불이익을 받을 일은 없습니다. ​2. 현업에서 마주치는 빈번한 문제와 해결 방식 ​회로설계 현업에서는 '설계한 대로 동작하지 않는 것'이 가장 큰 문제입니다. 이를 디지털과 아날로그로 나누어 설명해 드리겠습니다. ​A. 디지털 회로설계 (Digital Design) ​디지털 설계의 가장 큰 적은 타이밍 클로저(Timing Closure)와 전력 소모(Power Consumption)입니다. 특히 HBM이나 LPDDR5X처럼 초고속 동작이 필요한 경우 셋업/홀드 타임(Setup/Hold time) 위반이 일상적으로 발생합니다. ​문제 상황 (예시): 합성(Synthesis) 및 P&R(Place & Routing) 이후에 특정 데이터 경로에서 Setup time Violation이 발생하여 목표 클럭 주파수(예: 1GHz)를 달성하지 못함. ​해결 방식: ​RTL 레벨 최적화: 로직의 깊이(Logic depth)가 너무 깊어 지연시간이 길어진 경우, 중간에 파이프라인 레지스터(Pipeline Register)를 삽입하여 연산을 쪼갭니다. ​Cell Sizing (백엔드 조율): 지연이 발생하는 경로의 Standard Cell을 구동 능력(Drive strength)이 더 큰 셀이나, 문턱 전압(Threshold Voltage)이 낮은 빠른 셀(LVT)로 교체합니다. 단, 누설 전류(Leakage power)가 커지므로 전력 예산과 트레이드오프를 계산해야 합니다. ​Data Path 재배치: 라우팅 혼잡(Congestion)으로 인해 물리적인 선로가 너무 길어졌다면, Floorplan을 수정하여 관련 블록들을 물리적으로 가깝게 배치합니다. ​B. 아날로그/Mixed-Signal 회로설계 ​아날로그 설계에서는 PVT(Process, Voltage, Temperature) 코너 변화와 기생 성분(Parasitics)으로 인한 성능 저하가 가장 큰 문제이자 스트레스입니다. ​문제 상황 (예시): Schematic(회로도) 단계의 시뮬레이션에서는 센스 앰프가 미세한 전압 차이(예: 수십 mV)를 완벽하게 증폭시켰으나, 레이아웃 이후의 Post-Layout Simulation에서는 기생 R(저항)과 C(커패시턴스) 성분, 그리고 공정 산포(Mismatch) 때문에 오프셋(Offset)이 발생하여 데이터를 잘못 읽어냄. ​해결 방식: ​Monte Carlo 시뮬레이션: 공정 산포(Process Variation)가 발생할 수 있는 수천 가지 경우의 수를 시뮬레이션하여 6-Sigma 수준의 수율이 나오는지 확인합니다. ​Device Sizing 및 Layout 수정: Mismatch를 줄이기 위해 트랜지스터의 면적(W*L)을 키웁니다. (면적이 커지면 Vth 산포가 줄어듦). 또한, 레이아웃 엔지니어와 협업하여 차동 증폭기(Differential Pair)의 대칭성을 완벽하게 맞추는 Common-Centroid 패턴 등으로 레이아웃을 전면 수정합니다. ​Calibration 회로 추가: 태생적인 아날로그의 한계를 극복하기 위해, 디지털적으로 오프셋을 보정(Trim)할 수 있는 작은 Calibration 로직을 회로에 추가하여 수율을 방어합니다.

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